MAXEDA
巨集擺置最佳化解決方案
巨集擺置最佳化解決方案
Efficient And Effective VLSI Layout Prototyping
APR Flow 既繁雜又耗時?
人工經驗 ≠ 最佳解
在 Physical Design 的流程中，各個 Macro 的擺放多以人工經驗找出最佳化位置後，再輔以 EDA 工具進行後續擺置繞線，以期滿足設計規格。然 IC Design 日新月異，人工經驗有時不一定是最佳解，且若佈線後無法達到需求，則需重新檢視擺放位置及相關電路設計，如此來回流程反覆，易造成專案時間的耗費與開發時程的延遲。
APR Flow 既繁雜又耗時?
人工經驗 ≠ 最佳解
在 Physical Design 的流程中，各個 Macro 的擺放多以人工經驗找出最佳化位置後，再輔以 EDA 工具進行後續擺置繞線，以期滿足設計規格。然 IC Design 日新月異，人工經驗有時不一定是最佳解，且若佈線後無法達到需求，則需重新檢視擺放位置及相關電路設計，如此來回流程反覆，易造成專案時間的耗費與開發時程的延遲。
光速競爭的時代，貴企業需要更多的科技協助，在最快速的時間內，達到規格目標，取得競爭優勢。MAXEDA的最佳化方案可以助您一臂之力!!
MAXEDA：能提高效率的高效能電路設計自動化方案
針對積體電路實體設計（physical design）提供平面規劃（floorplanning）自動化、擺置（placement）最佳化、客製化擺置解決方案及專業的服務。核心技術包含混合尺寸電路擺置（mixed-size placement）、資料流分析（dataflow analysis）、平面規劃技術，搭配探索式演算法（exploration methodology），提供高效能電路設計自動化功能。
有效縮短 Project Schedule
面對越來越複雜的IC電路設計，可運用Maxflow圖像化的功能來顯示其電路的資料流(dataflow)關係，並藉由此電路資料流的分析有助於IC設計工程師與APR工程師進行circuit電性特性的前期評估與討論；此外Maxflow圖像化顯示電路資料流(dataflow)的功能也可讓IC設計工程師快速檢視其電路設計，如此可減少後續APR工程師重工的次數，並有效縮短project schedule
可同時分析電路之間的邏輯連結關係(logic connectivity)與時序路徑(timing paths)
面對越來越複雜的IC電路設計，可運用Maxflow圖像化的功能來顯示其電路的資料流(dataflow)關係，並藉由此電路資料流的分析有助於IC設計工程師與APR工程師進行circuit電性特性的前期評估與討論；此外Maxflow圖像化顯示電路資料流(dataflow)的功能也可讓IC設計工程師快速檢視其電路設計，如此可減少後續APR工程師重工的次數，並有效縮短project schedule
有效減少人力資源
Maxflow運用先進的運算模擬引擎去自動分析電路之間的資料流(dataflow)，register array電路的排列和電路之間的資料路徑與其階級順序(data path stage sequence)。此方式改變了傳統使用人工方式去檢視電路之間的資料流與電路之間的資料路徑，如此可有效減少人工檢視電路資料流與電路資料路徑時所產生的出錯率, 同時也有效減少研發階段的人力資源。
有效提高結果的完整度與正確性
運用Maxflow所分析之資料，可有效提高Maxplace結果的完整度與正確性。運用Maxflow來分析電路之間的資料流(dataflow)和時序路徑(timing paths)，以及分析電路之間的 邏輯連結關係(logic connectivity)與自動檢查design constraint的正確性；並將這些分析結果運用圖 像化的方式來呈現，讓IC設計工程師能夠快速檢視其電路設計, 且這些分析結果同時也引導 MaxPlace能夠快速產生正確性與完整性較高的結果，並也大幅縮短APR工程師的整體時間。
產品組合 Products
MaxPlace
積體電路設計自動平面規劃與擺置系統
MaxPlace 為一套高效能的自動平面規劃、電路擺置系統，協助晶片設計公司及晶片設計服務公司加速完成晶片設計，提高晶片效能並降低晶片開發成本。MaxPlace 主要應用於實體設計流程初期，減少因不符合設計規格而重新平面規劃或調整巨集（macro）位置的循環次數，加速晶片設計開發時程。
針對高效能的積體電路設計需要的時序（timing）要求，搭配產品 MaxFlow 可提供資料流資訊與擺置限制以進行巨集擺置最佳化，大幅降低因為不符合時序規格而需要重新擺置的循環次數。在實際電路上，擺置巨集考量資料流資訊可有效降低高達 80% 的總違反時序值（total negative slack）。
MaxPlace 的擺置結果，在 IBM 提供的 DAC/ICCAD 2012 的測試電路上，全部 16 個電路，可繞度（routability）皆優於公開之最佳結果。全域繞線溢出（global routing overflow） 總和減少高達 85%，有助於加速實體設計流程，降低晶片耗能，提升時脈，縮小晶片面積。
MaxPlace 提供平面規劃探索演算法，根據不同最佳化目標，產生多種平面規劃結果。此功能可以用來找尋多種不同的巨集擺置，取得設計面積、晶片效能、可繞度之間的平衡。透過平行分散式計算，搭配多核心硬體環境，可以節省大量時間，大幅加速設計流程。
MaxFlow
資料流分析工具
MaxFlow 根據電路連線資訊與時序路徑，辨認資料流路徑。提供互動式資料流圖形與資料流擺置限制。考慮 MaxFlow 產生的擺置限制，MaxPlace 可以進行資料流驅動自動平面規劃，降低高達 80% 的總違反時序值。特點：
● 邏輯連線分析與時序資訊分析
● 多階層設計資料流分析
● 資料流向量圖輸出與互動式資料流介面
有效縮短 30% 繞線長度
至達科技提供客製化的擺置解決方案。根據用戶的需求與電路的特性，提供專屬授權使用的客製化功能，在特定電路上可以有效縮短繞線長度達 30%，並成功解決繞線後違反設計規則數（design rule violation）
關於 MAXEDA 至達科技
至達科技為電子設計自動化（Electronic Design Automation，EDA）公司，針對積體電路晶片設計提供實體設計平面規劃（floorplanning）最佳化、擺置（placement）最佳化、客製化擺置解決方案及專業的服務。成立於 2015 年初，以不到一年時間開發出巨集擺置系統與混合尺寸電路擺置系統雛型，因其效能優異，已獲得兩家大廠簽約採購，以高質感與快速的服務，加速客戶開發時程，並增加客戶於商品上的競爭力。後續強化的完整系統也已被多家晶片設計公司與設計服務公司採購或評估中。
執行長陳東傑博士在產業界有豐富的研發與管理經驗。任職於台灣最大且唯一上市的電子設計自動化公司思源科技（Springsoft）時，將在學術界開發最強大的自動電路擺置系統 NTUplace3 的經驗，實用於思源科技的主力產品 Laker Custom Digital Placer 中，使得 Laker 在擺置上的能力大增，深受客戶好評。
MAXEDA 至達科技 執行長 陳東傑博士
2019 New ! Maxeda 與交大、台大合作，獲得 TAU 第一名之殊榮
至達科技核心研發人員共十人，五位博士學歷，五位碩士學歷，皆畢業自台灣頂尖大學，在電子設計自動化的研究及工作領域上有豐富經驗（平均超過10年），發明多項專利及獲數次國際及國內競賽大獎。研發人員中兩位為國際積體電路馬拉松程式研發競賽不同屆冠軍（ACM CADathlon at ICCAD，被譽為電子設計自動化領域的奧林匹亞大賽），四位曾獲過台灣教育部主辦的積體電路電腦輔助設計軟體競賽冠軍（IC/CAD Contest，為最大型的積體電路電腦輔助設計軟體競賽，每年參賽師生達兩、三百人，皆來自台灣各大學菁英學生）
