MaxPlace積體電路設計自動平面規劃與擺置系統
MaxPlace為高效能的自動平面規劃、電路擺置系統，協助晶片設計公司及晶片設計服務公司加速完成晶片設計，提高晶片效能並降低晶片開發成本。
有效縮短專案時程
MaxPlace 主要應用於實體設計流程初期，減少因不符合設計規格而重新平面規劃或調整巨集（macro）位置的循環次數，加速晶片設計開發時程。
有效提高結果完整度與正確性
MaxPlace在獲取設計中的數據後，會透過內建的placer及內建的探索式演算法，分階段探索各種規劃擺置的可能性，以內建的繞線與時序引擎，在考量多種條件之下，篩選出最佳的結果。
運用Maxflow所分析的資料包括電路之間的資料流、時序路徑、電路之間的邏輯連結關係、自動檢查design constraint的正確性等，將這些分析結果透過圖像化的方式呈現，讓使用者能快速檢視完整性高的結果。
圖像式的探索結果
根據不同最佳化目標，圖像化呈現 hierarchy modues、density map、congestion map 與 dataflow 結果
經過權重分析的比較
提供 density、routing overflow、wire length 的比較結果，有助於進行circuit電性特性的前期評估與討論
Mixed-size Placement
宏單元與標準單元會同時擺置macro與cell，依設定條件推知合適位置，可得到較佳的 timing 與 congestion的結果。
Simultaneous macro/cell placement for better congestion and timimg
Hareware-CNN Congestion Map Comparison
MaxPlace在CNN神經網路上與主流APR比較結果。結果發現在繞線擁擠度上，與探索式規劃擺置對比，在現有的流程上對比後，可以發現探索式佈局確實得到較佳的結果。
